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SystemVerilog顶层文件能否打包IP?

IP 打包与升级已闭环原帖 9 个回答 · 1.51K 次浏览|器件:Vivado 2017.2/2018.1/2018.2(错误码:IP_Flow 19-5101)

一句话结论:官方不建议用SV顶层打包IP,应使用Verilog wrapper

现象

Vivado 2017.2打包SV顶层IP仅警告,但使用后出现崩溃和工程损坏

根因

帖中未明确;官方回复称工具将错误降级为警告,但UG1118仍要求使用Verilog wrapper

可尝试的处理步骤

本文基于 AMD 客户社区(原 Xilinx 论坛)真实问答整理为中文要点,非原文转载;技术细节以原帖与 AMD 官方文档为准。
原帖:https://adaptivesupport.amd.com/s/question/0D52E00006hpccMSAQ/package-ip-with-system-verilog-top-file

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相关标签:Vivado · IP_Packager · SystemVerilog · UG1118

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