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知识库›AMD 社区问答速查›MIPI TX IP核同步与tready节流问题

MIPI TX IP核同步与tready节流问题

Block Design 与 IP Integrator社区未闭环原帖 9 个回答 · 597 次浏览|器件：Vivado 2020.1 / MIPI D-PHY / MIPI CSI-2 TX Subsystem

一句话结论：起始丢数据属预期行为，需等RX初始化完成；旧版IP建议升级

现象

四路MIPI TX同时输出时行为不一致，起始数据被丢弃，发送0x11空帧后IP核节流且吞吐下降

根因

帖中未明确；回答推测与LP↔HS转换、短包生成及RX未完成初始化(init_done)有关，并建议升级到2025.2/2026.1

可尝试的处理步骤

建议将设计迁移到Vivado 2025.2或2026.1重新生成IP
确认MIPI CSI-2 RX IP已完全就绪(init_done=1)后再由TX发送HS数据
检查tready拉低原因：line buffer满、D-PHY处于LP或LP↔HS转换状态、短包生成(FS/FE/LS/LE)

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5Pd00001faMBcKAM/mipi-tx-ip-core-synchronization-and-tready-throt

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相关标签：MIPI · tready · Vivado · CSI-2

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