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MIPI DSI时钟lane平坦约200mV如何排查

Block Design 与 IP Integrator已闭环原帖 9 个回答 · 577 次浏览|器件：MIPI DSI Transmitter Subsystem v2.2 / Video Test Pattern Generator v8.1

一句话结论：时钟lane实际正常，问题出在观测(示波器)方式

现象

4条数据lane有信号，时钟lane平坦约200mV

根因

提问者最终确认是示波器观测方式导致，时钟lane实际已正常生成

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E0000756ggZSAQ/mipi-dsi-transmitter-subsystem-v22-data-lanes-ar

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相关标签：MIPI DSI · clock lane · Video Test Pattern Generator · scope

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