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MIPI CSI-2 RX Subsystem 2.1 IP核生成失败

Block Design 与 IP Integrator已闭环原帖 9 个回答 · 440 次浏览|器件：Vivado 2016.3 EA / Zynq UltraScale+ XCZU7EV-FFVC1156-2-i-EVAL（错误码：IP_Flow 19-1747 / IP_Flow 19-167 / IP_Flow 19-3505）

一句话结论：2016.3 EA版本问题，升级到2016.3正式版可解决

现象

生成输出产物时仅第一个IP生成成功，其余报ttcl表达式错误

根因

帖中未明确；官方回复称该问题在2016.3 EA版本可复现，将在2016.3正式版中解决

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006lLhCASA0/mipi-csi2-rx-subsystem-21-generation-of-ip-core-

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相关标签：MIPI-CSI2 · Vivado · IP-Generation · ttcl

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