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TIMING-6/TIMING-7 时钟无共同主时钟如何消除？

Vivado 报错与许可已闭环原帖 9 个回答 · 264 次浏览|器件：Zynq MPSoC / Vivado（错误码：TIMING-6, TIMING-7）

一句话结论：不要忽略该警告，应正确约束时钟或在 PL 侧用 MMCM/PLL 生成同步时钟

现象

PS 生成多个时钟进入 PL，报 TIMING-6 和 TIMING-7 严重警告

根因

Vivado 时序分析无法表征 PS 到 PL 时钟路径延迟的 PVT 变化，PS 侧同步时钟在 PL 侧不能视为同步

可尝试的处理步骤

用 create_clock 定义源时钟，再用 create_generated_clock 以该源时钟为 origin 定义派生时钟
若需 PL 侧同步时钟，应在 PL 侧用 MMCM 或 PLL 生成

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5Pd00001IGOOgKAP/methodology-timing6-the-clocks-xxx-and-yyy-are-r

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相关标签：TIMING-6 · TIMING-7 · Zynq MPSoC · clock constraints

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