Block Design 与 IP Integrator已闭环原帖 9 个回答 · 264 次浏览|器件：MIPI CSI Rx IP 5.4 / Vivado 2023.2 / genesys-zu 5ev / imx219
一句话结论：改用 PLL 稳定 200MHz 时钟并将第二个 MIPI RX 设为从设备后复位问题解决
首次编程后正常，重新初始化或复位后无法从图像传感器采集视频
帖中未明确；发帖人怀疑复位逻辑寄存器 system_rst_reg_0，最终通过改用 PLL 产生的更稳定 200MHz 时钟并将第二个 MIPI RX 作为从设备连接到第一个而解决
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00008rN1jISAS/issue-with-reset-behavior-in-mipi-csi-rx-ip-core
相关标签：MIPI CSI · Reset · IBUFDS_DPHY · Vivado
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