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ZYNQ7 PS 配置 FCLK_CLK0 为 100M 实测却为 50M

Zynq PS 配置社区未闭环原帖 9 个回答 · 557 次浏览|器件：ZC706 / xc7z045ffg900-2 / Vivado 2018.3 与 2020.2 / ZYNQ7 Processing System 5.5

一句话结论：问题未解决，回答者主要质疑测量方法与输出路径

现象

PS7 配置 FCLK_CLK0 输出 100MHz，示波器实测始终为 50MHz

根因

帖中未明确

可尝试的处理步骤

检查示波器与探头带宽、接地、AC/DC 耦合及采样率
查看 clocking wizard 的 Output Clocks 配置
确认是否用 ODDR 正确输出时钟
确认时钟是否经 PMOD 上的 TXS0108 输出（该芯片不支持 100MHz 时钟）
尝试更换 clocking wizard 配置作为 workaround

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00007hvun5SAA/ip-zynq7-processing-system-useing-problem

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相关标签：ZYNQ7 · FCLK_CLK0 · clocking_wizard · oscilloscope

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