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Block Design中IODELAY_GROUP冲突如何解决

Block Design 与 IP Integrator已闭环原帖 9 个回答 · 505 次浏览|器件：原帖未注明（错误码：PLIDC-3）

一句话结论：在综合后设计中通过XDC属性修改其中一个IODELAY_GROUP名称即可解决

现象

实现阶段报DRC PLIDC-3，同一IODELAY_GROUP内IDELAYCTRL连接冲突

根因

master与slave两个AXI C2C IP的约束生成了同名IODELAY_GROUP(C2C_PHY_group)，IP加密无法在Block Design层修改组名

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpehSSAQ/iodelaygroup-problem-with-a-block-design

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相关标签：IODELAY_GROUP · PLIDC-3 · AXI Chip2Chip · XDC

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