以太网与网络社区未闭环原帖 9 个回答 · 658 次浏览|器件：Vivado 2019.1 / MIPI DSI TX Subsystem；另见 Kria K26C + Vivado 2024.1.2 的 High-Speed SelectIO IP（错误码：DRC PDCN-2706）
一句话结论：根因未确认，建议先检查 IO 约束与 OOC/Global 综合设置
综合实现通过，生成比特流时 DRC 报 BITSLICE_CONTROL 的 RIU_RD_DATA 未连接到同一字节的 RIU_OR
帖中未明确；有回答猜测可能是 IO 约束问题或 OOC 综合流程导致
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E000077O1aeSAC/i-used-dsi-in-my-design-but-when-generating-bits
相关标签：MIPI DSI · DPHY · BITSLICE · Vivado
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