fpga.love
EN App
知识库›AMD 社区问答速查›如何实现PS控制PL端CLK时钟动态重配置？

如何实现PS控制PL端CLK时钟动态重配置？

IP 打包与升级社区未闭环原帖 9 个回答 · 415 次浏览|器件：Vivado / Clock Wizard IP

一句话结论：帖中仅给出参考文档链接，未给出明确解决方案

现象

学习pg065后难以入门CLK IP核动态重配置，TCL脚本无法在Vivado中自动建工程

根因

帖中未明确

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00007B8gO6SAJ/i-hope-to-realize-ps-terminal-control-and-pl-ter

相关资料

Vivado 2022.1 添加 IP 仓库时挂起修改源码后打包IP未反映更改怎么办？Vitis统一IDE 2023.2无法从含自定义IP的XSA构建裸机应用

相关标签：Clock Wizard · Dynamic Reconfiguration · AXI DRP · Vivado

就这个问题继续问 AI → ← 返回 AMD 社区问答速查