以太网与网络社区未闭环原帖 9 个回答 · 210 次浏览|器件：VCU118 / Vivado 2024.2 / 1g/2.5g ethernet pcs/pma or SGMII (16.2)
一句话结论：建议用 IO Planning 检查引脚分配，或移除自定义引脚约束观察工具默认布局
布局时报 Failed to place BITSLICE_CONTROL cell，无法确定哪些引脚连接错误
帖中未明确；回答仅指出 BITSLICE 与芯片引脚和 bank 相关，GT 与 GT Wizard 中配置的位置相关，两者位置不匹配会报此类错误
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5Pd00001uDFR4KAO/how-do-i-find-bel-constraint-conflict-for-ethern
相关标签：BITSLICE_CONTROL · IO_Planning · SGMII · Vivado
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