Vivado 报错与许可已闭环原帖 9 个回答 · 6.41K 次浏览|器件：Zynq UltraScale+ MPSoC 自定义板（错误码：TIMING #1）
一句话结论：添加create_generated_clock约束后该Critical Warning消除
Implementation后Report Methodology报Critical Warning：时钟引脚dpaddress_reg[0].C未被时序时钟到达
用FF/LUT逻辑驱动时钟引脚，而非专用时钟资源，约束不会自动传播
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00007a2V4bSAE/how-do-i-constrain-this-critical-warning-the-clo
相关标签：create_generated_clock · timing_constraint · critical_warning · clocking
就这个问题继续问 AI → ← 返回 AMD 社区问答速查