Zynq PS 配置已闭环原帖 9 个回答 · 196 次浏览|器件：Vivado / AXU15EG
一句话结论：先搭建并验证工程，再按UG1118打包为自定义IP
用户想将Zynq UltraScale+ PS、UART、I2C、AXI Interconnect等多个IP合并为一个IP并集成到设计中
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5KZ00000gA5NO0A0/how-can-i-combine-multiple-ips-create-a-single-i
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