Vivado 报错与许可社区未闭环原帖 9 个回答 · 1K 次浏览|器件：Vivado / VCU118（错误码：Timing 38-249）
一句话结论：工具无法分析LUT等通用逻辑上的时钟配置，时钟无法穿过LUT6传播
PnR时报CRITICAL WARNING：生成时钟ullclk_DUT1与主时钟clk_12_DUT1之间无逻辑路径
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00007G0nrISAR/getting-no-logical-path-critical-warning-bw-mast
相关标签：generated_clock · create_clock · Timing 38-249 · Vivado
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