fpga.love
EN App
知识库›AMD 社区问答速查›IPI流程添加pcie4_uscale_plus IP报错

IPI流程添加pcie4_uscale_plus IP报错

Block Design 与 IP Integrator社区未闭环原帖 9 个回答 · 544 次浏览|器件：Vivado v2021 / VCU128（错误码：IP_Flow 19-3477）

一句话结论：添加PCIe IP时参数更新失败，根因未确认

现象

添加pcie4_uscale_plus_0时Vivado报错can't read "val": no such variable

根因

帖中未明确，仅回复推测为XY位置或变量不正确

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpRXqSAM/error-is-ipi-flow-while-adding-pcie4uscaleplus-i

相关资料

ARM Socrates生成的IPXACT文件无法被Vivado识别？自定义IP导致Vitis导出硬件工程构建失败？MIPI CSI-2 RX 的 Strobe 端口 ADVWIZIO-2 报错如何解决

相关标签：pcie4_uscale_plus · IPI · Vivado · VCU128

就这个问题继续问 AI → ← 返回 AMD 社区问答速查