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PR实现时HLS IP报DRC 23-20黑盒错误如何解决

HLS 综合社区未闭环原帖 4 个回答 · 395 次浏览|器件：Vivado 2015.3 / HLS 2015.3 / ZedBoard / Zybo / xc7z020（错误码：DRC 23-20）

一句话结论：设计不完整导致黑盒，需在opt_design前补全该模块网表

现象

opt_design阶段报floating_point_v7_1_0为黑盒，内容未定义

根因

帖中未明确

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpc6gSAA/error-drc-2320-rule-violation-during-implementat

Vivado 报错词典解读

这条帖子的错误码在词典里有独立词条，含现象、根因与可执行步骤：

ERROR: [DRC 23-20]
ODELAY 缺少 IDELAYCTRL 导致 DRC 23-20 报错

相关资料

该问题涉及的器件系列（点进去看同系列其他踩坑记录）：

Zynq-7000 →
Vivado HLS运行报错找不到fast_accel实现目录BD 5-390 找不到 HLS IP 定义怎么办？HLS dataflow 实现 FIFO 时 cosim 报 C TB post check failed

相关标签：Partial Reconfiguration · HLS · opt_design · black box

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