IP 打包与升级已闭环原帖 9 个回答 · 374 次浏览|器件：Kintex Ultrascale+ (xcku5p)
一句话结论：可在Address Editor中查看或编辑各模块基地址
需通过SPI转AXI4 Lite动态配置PLL，但不知时钟IP的C_BASE_ADDR
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpidoSAA/dynamic-configuration-of-clock-ip-cbaseaddr
相关标签：C_BASE_ADDR · AXI4_Lite · Address_Editor · clock_ip
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