Artix 75 上 PCIe DMA 核时序不收敛怎么办

DMA 传输已闭环原帖 9 个回答 · 667 次浏览|器件：Vivado 2018.3 / XC7A75TFGG484-1 或 -2

现象

实现时 PCIe DMA 核内部 clk_250mhz_Gen 的 intra-clock 路径时序失败

根因

时序向导生成的约束与 IP 参考设计约束差异较大，未采用 IP 推荐约束

可尝试的处理步骤

• 按目标配置打开 XDMA IP 的 Example Design，查看其推荐的时序约束
• 在 IP Example Design 上尝试 opt_design -directive NoBramPowerOpt
• 在 IP Example Design 上尝试 place_design -directive AltSpreadLogic_low
• 在 IP Example Design 上尝试 phys_opt_design -directive AggressiveExplore
• 用 IP 参考设计约束替换时序向导生成的约束

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