DMA 传输社区未闭环原帖 9 个回答 · 175 次浏览|器件：PL 250MHz / CPU 450MHz / DDR 250MHz
一句话结论：帖中仅给出时序收敛文档链接，未给出具体结论
综合时设计无法满足时序，此前单IP 32位配置可收敛
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5Pd00000qMt5iKAC/dma-failing-timing-with-64-bit-width-with-250-mh
相关标签：DMA · Timing Closure · 64-bit · Vivado
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