IP 打包与升级已闭环原帖 9 个回答 · 1.65K 次浏览|器件：Vivado
一句话结论：FPGA不支持开漏，用IOBUF等效即可，无需再在VHDL中推断开漏
自定义IP的I2C接口有SDA_I/SDA_O/SDA_T三端口，打包时映射到gpio_rtl接口，HDL Wrapper自动例化IOBUF，询问是否还需在VHDL中推断SDA_O为开漏
Xilinx FPGA不支持内部或外部开漏，内部只有单向信号，需用IOBUF实现等效
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpQtYSAU/defining-open-drain-sda-signal-in-i2c-peripheral
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