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FPGA时钟送出再送回时Vivado严重警告如何解决

Vivado 报错与许可社区未闭环原帖 9 个回答 · 644 次浏览|器件:Vivado 2022.2 / Spartan 7 / LTC2386-18

一句话结论:将ADC返回时钟视为独立时钟单独约束,并用FIFO跨时钟域

现象

Vivado 2022.2对Spartan 7板卡上经ODDR送出再经ADC返回的时钟报时钟约束严重警告

根因

clk_in是sys_clk的延迟版本,延迟较大且随温度变化显著,帖中认为无法向Vivado准确描述二者关系,故建议将其视为独立时钟并单独约束

可尝试的处理步骤

本文基于 AMD 客户社区(原 Xilinx 论坛)真实问答整理为中文要点,非原文转载;技术细节以原帖与 AMD 官方文档为准。
原帖:https://adaptivesupport.amd.com/s/question/0D54U00005zIzBrSAK/critical-warning-when-sending-clock-off-then-bac

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相关标签:Vivado · clock_constraints · Spartan7 · CDC

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