Vivado 报错与许可已闭环原帖 9 个回答 · 769 次浏览|器件：Vivado 2015.4（错误码：Constraints 18-401）
一句话结论：补全FIFO读写时钟端口约束可消除大部分Critical Warning
Vivado自动生成的时序约束报Critical Warning，get_property期望至少一个有效端点
FIFO读写时钟端口缺少时钟约束定义，导致自动生成的约束找不到有效端点
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpcstSAA/critical-warning-on-vivado-generated-xdc-constra
相关标签：Vivado · XDC · FIFO · timing_constraints
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