IP 打包与升级已闭环原帖 9 个回答 · 201 次浏览|器件：Vivado / Clock Wizard IP / UG949(v2024.1)
一句话结论：LOCKED不是时钟，应忽略该约束建议并规范复位同步处理
Timing Wizard建议对Clock Wizard的LOCK信号创建主时钟约束
LOCKED输出并非时钟；若其驱动的复位网络较大，Vivado可能将其放入时钟树，导致Timing Wizard误判为时钟
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00008zkNxrSAE/constain-for-locked-signal-of-clock-ip-core
相关标签：clocking · MMCM · timing_constraints · reset
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