Zynq PS 配置社区未闭环原帖 9 个回答 · 500 次浏览|器件：Vivado 2017.2 / Zynq 7000
一句话结论：仅算路径延迟无需时序约束；.saif可由vcd2saif从vcd转换
用户询问全加器组合电路在Vivado 2017.2中如何写时序约束做静态时序分析，以及如何写.saif文件获取功耗报告
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006wS9gkSAC/can-anyone-explain-how-we-can-write-a-timing-con
相关标签：Vivado · STA · timing_constraints · saif
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