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自定义IP与VTPG核的FREQ_HZ不匹配如何解决

IP 打包与升级社区未闭环原帖 9 个回答 · 1.73K 次浏览|器件：Vivado 2018.1（错误码：BD 41-237）

一句话结论：通过新建Clock类型端口或修改接口定义中的FREQ_HZ使两端频率一致

现象

validate_bd_design报BD 41-237，VTPG侧150MHz与自定义AXI4Lite主端100MHz不一致

根因

帖中未明确

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpX9gSAE/bus-interface-property-freqhz-mismatch-for-a-cus

Vivado 报错词典解读

这条帖子的错误码在词典里有独立词条，含现象、根因与可执行步骤：

ERROR: [BD 41-237]
write_bd_tcl 生成的脚本导致 FREQ_HZ 不匹配

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相关标签：Vivado · FREQ_HZ · BD · AXI4Lite

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