DMA 传输已闭环原帖 9 个回答 · 495 次浏览|器件：Vivado 2018.2/2018.3 / axi_vdma 6.3 (Rev.5/Rev.6)
一句话结论：官方确认该问题，将在下个Vivado版本修复，可参考AR#71984
异步独立时钟模式下axi_vdma IP缺少false path设置，产生无法修复的时序失败
xdc.ttcl中语句错误导致未生成false path约束，2017.3至2018.3版本均受影响
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpkw9SAA/bug-axivdma-63-rev-6-in-async-mode-timing-failur
相关标签：axi_vdma · Vivado · timing · false_path
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