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Zynq RFSoC 上 AXI4-Stream 广播器与自定义滤波器流水线死锁

DMA 传输已闭环原帖 9 个回答 · 163 次浏览|器件：Zynq UltraScale+ RFSoC xczu28dr-ffvg1517-2-e / Vivado 2022.1 / Vitis HLS 2022.1 / PYNQ

一句话结论：改用 ap_ctrl_none 连续流循环可避免末包后握手停止导致的挂起

现象

接收 DMA 通道 AXI4-Stream 握手死锁/挂起，最后几个样本卡在流水线中

根因

HLS 代码使用 ap_ctrl_hs 并在 TLAST 条件跳出有界循环，末包到达后函数返回、流逻辑关闭，握手立即停止

可尝试的处理步骤

检查 HLS 代码中 AXI4Stream 处理是否分配足够缓冲、是否调用正确的成员函数
验证 DRAM 带宽
将核心重构为 ap_ctrl_none 的连续流引擎，用 while(1) 循环配合 !in_stream.empty() 非阻塞检查保持流接口常开

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5Pd00001zxxoRKAQ/axi4stream-broadcaster-and-custom-filter-pipelin

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相关标签：AXI4-Stream · HLS · DMA · RFSoC

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