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AXI4-Lite自定义IP双端口控制状态寄存器如何实现

IP 打包与升级已闭环原帖 9 个回答 · 611 次浏览|器件：Vivado / Zynq

一句话结论：写优先于计数归零，必要时用寄存器锁存归零事件避免漏采

现象

Zynq写slv_reg0的bit0启动计数器，计数器归零时清除该位，Zynq轮询该位

根因

帖中未明确

可尝试的处理步骤

在Vivado新建自定义AXI外设时仅选择Slave AXI4-Lite接口并配置4个寄存器
在HDL中实现进程：if (zynq_write) slv_reg0[0] <= wrdata[0]; else if (count == 0) slv_reg0[0] <= 0;
实现count寄存器
若担心漏掉count_eq_zero单周期事件，可增加count_eq_zero_r寄存逻辑：if axi_write && (count_eq_zero || count_eq_zero_r) count_eq_zero_r <= 1; else count_eq_zero_r <= 0;

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpUidSAE/axi4lite-custom-ip-dual-ported-controlstatus-reg

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相关标签：AXI4-Lite · custom IP · slv_reg · Vivado

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