Generate Block Design 后 AXI Chip2Chip 数据位宽异常变宽

Block Design 与 IP Integrator社区未闭环原帖 9 个回答 · 518 次浏览|器件：Vivado 2015.2 / Zynq 7020

现象

生成块设计后 SelectIO 数据端口由 [14:0] 变为 [16:0]

根因

帖中推测与 ID Width 有关：Chip2Chip IP 默认 6(auto)，Processing System 为 12(auto)，IP integrator 试图修正该值；但未确认

可尝试的处理步骤

• 检查 GUI 中 ID Width、USER Width 等参数是否被改变
• 在 GP Master AXI Interface 中勾选 static remap 选项以使用 [14:0] 位宽

相关资料

相关标签：AXI-Chip2Chip · Vivado · Zynq-7020 · DataWidth