fpga.love

EN App

知识库›AMD 社区问答速查›PCIE5-EP IP示例设计refclk=125MHz报错

PCIE5-EP IP示例设计refclk=125MHz报错

PCIe / XDMA社区未闭环原帖 9 个回答 · 311 次浏览|器件：Vivado2022.2/2023.1 / xcvp1802-lsvc4072-2MHP-e-S

一句话结论：125MHz refclk下示例设计报错，100MHz正常，根因未明确

现象

refclk=125MHz时打开IP示例设计产生大量错误，100MHz时无错误

根因

帖中未明确

可尝试的处理步骤

Generate PCIE5-EP IP，refclk=125Mhz
Open IP Example Design
观察错误；将refclk改为100Mhz后无错误

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00007vt2QFSAY/1the-platform-is-xcvp1802lsvc40722mhpes2vivado20

相关资料

Alveo U55C 在 Dell R750 Riser 1 插槽不稳定 Vivado 2018.3 是否有 AR#72992 补丁？CPM4 NOC时钟无法连接到AXI NOC

相关标签：PCIE5 · refclk · Vivado · ExampleDesign

就这个问题继续问 AI → ← 返回 AMD 社区问答速查