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VHDL and Verilog/SV IDE: state machine viewer, linter, documentation, snippets... and more!
EDA、仿真、综合与布局布线类工具，属于 FPGA 开发流程的基础设施。
该项目主题覆盖 fpga、systemverilog、verilog、vhdl 等方向。
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