fpga.love ← 返回开源项目
首页 / 开源项目 / basic_verilog

basic_verilog

AI 加速 pConst

Must-have verilog systemverilog modules

面向神经网络推理与算法的硬件加速实现。

该项目主题覆盖 altera、debounce、delay、encoder、fifo、fpga、hls、pwm 等方向。

本页为仓库信息自动同步页,每周随 GitHub 数据更新;深度评测与实测文章见下方同类项目。

Star2,032
Fork423
主要语言Verilog
最近提交2026-03-12
仓库地址https://github.com/pConst/basic_verilog
前往 GitHub 查看源码与 README

仓库标签

alteradebouncedelayencoderfifofpgahlspwm

同类项目