一份面向 FPGA 工程师的 AXI 踩坑清单把问题指向同一个地方：多数上板卡死不是不认识 AWVALID、WREADY，而是把五个独立通道当成一条顺序流水线来写。仿真通过、上板停摆，往往就发生在 VALID 拉高之后的那几个等待周期里。
素材把 FPGA 开发中的 AXI 接口分为三类：AXI4-Full 面向高性能存储器访问，支持突发传输、事务 ID 和多个未完成事务，用于 DDR 访问与 DMA 搬运；AXI4-Lite 不支持突发和事务 ID，通常用于 CPU 访问 FPGA 内部寄存器；AXI4-Stream 没有地址通道，按流传输，用于视频、ADC 采集和高速网络数据通路。三者不是完整版、精简版、特殊版的关系，而是按数据交互场景划分。给简单寄存器模块套 AXI4-Full，接口选型就已经偏离应用，后续调试成本随之上升。
AXI 所有通道都采用 VALID/READY 握手，只有时钟上升沿同时满足 VALID 与 READY 为高，传输才算完成。素材给出的典型错误是：Master 拉高 AWVALID 准备发送地址 0x1000，Slave 的 AWREADY 持续为 0，此时 AWADDR 以及 AWLEN、AWSIZE、AWBURST 必须保持稳定，不能因为等了几拍就把地址改成 0x1004。另一处误解是把五个通道写成固定顺序流程：AW 负责写地址、W 负责写数据，协议不要求 AW 握手先于 W 完成，两者也可在同一时钟周期握手；但 AXI4 取消了 AXI3 的 WID，写数据必须按对应写地址事务的顺序传输。自定义 Slave 较稳妥的做法是地址与数据各自缓冲，再按事务信息匹配执行。
一次完整写事务包含三段：AW 通道完成地址与控制信息握手；W 通道逐拍完成数据握手，最后一拍由 WLAST 标记；Slave 完成写操作后通过 B 通道返回 BRESP 并拉高 BVALID，Master 以 BREADY 接收。素材点明的高频错误是把 WLAST 握手成功当作整个写操作结束——WLAST 只表示当前写突发的数据传输结束，事务仍需 B 通道响应收尾。BVALID 迟迟不出现时，应回查 WLAST 是否出现在正确位置。这意味着调试写通路时，B 通道不能被当作可忽略的尾部。
对国内做板卡和自定义 IP 的工程师，这份清单的价值不在信号表，而在自写 AXI Master/Slave 时的检查项：地址与数据缓冲分离、B 通道收尾、VALID 拉高后负载保持，都是可以在 RTL 阶段自查的。素材未涉及具体器件、工具版本或国产替代方案，因此对供应链与工具链没有直接指向；能落地的是把 AXI4-Full、AXI4-Lite、AXI4-Stream 的选型依据写进设计评审，减少上板后才发现通道语义写错的情况。