Platypus 嵌入式 FPGA IP 核：完全开源比特流与开发工具

Platypus 嵌入式 FPGA

Platypus TM 是一系列标准化嵌入式 FPGA（eFPGA）IP 核。

价值主张

Platypus 是唯一具备以下支撑的商业 eFPGA 产品：

开放架构文件

下表列出了当前已可用（RC）或正在开发中（RM）的 Platypus eFPGA IP 核。Platypus eFPGA 核可作为可授权的硬 IP 提供。（GA=正式可用，RC=候选发布，RM=路线图）

所有 Platypus eFPGA 硬化 IP 核均享有开放架构保证。标准架构的完整机器可读描述可在 Logiklib 开源仓库中找到。

参数化软 RTL 逻辑封装硬化 IP 核，以处理复位、启动、安全和比特流加载。比特流编程通过标准化内存映射寄存器接口（APB、AXI-Lite 或 UMI）完成，用户可在设计集成期间选择。

Z1000 标准 eFPGA 架构已移植到 GlobalFoundries GF12LP 工艺。下图展示了可集成就绪的 Z1000 eFPGA 核的完整版图（GDS）。

Z1015 标准 eFPGA 架构已移植到 GlobalFoundries GF12LPP 工艺。Z1015 于 2026 年 6 月正式发布，是迄今为止最大的 Platypus eFPGA 核，也是 Zero ASIC 异构 FPGA chiplet 核心的硬化 IP。详情请参阅发布公告。

开发工具

Platypus 器件的编程通过 Logik 完成，这是一个基于 SiliconCompiler 的开源全自动 RTL-to-bits 工具链，无缝集成了整套工业级开源 FPGA 开发工具。Logik FPGA 工具链支持以下功能：

如需评估 Platypus eFPGA 核与 Logik 开发工具，请下载开源 Logik 仓库并运行如下所示的以太网 MAC 示例。该示例演示了将 RTL 代码 100% 自动化编译为 Z1000 eFPGA 比特流的完整流程。为充分体会 Logik 开发工具的简洁优雅，我们建议您查看这个仅 60 行的 Python 运行脚本“eth_mac_1g.py”。

git clone https://github.com/siliconcompiler/logik cd logik pip install -e .[test] cd examples/eth_mac_1g python eth_mac_1g.py IP 交付物 前端视图 用于评估、系统设计、仿真和芯片布局规划的交付物。

用于签核级验证和芯片流片的交付物。

Platypus eFPGA 核可通过商业 IP 协议获取。请联系我们的团队，了解许可条款和供货情况的更多信息。