FPGA初学者最容易踩的40个坑：从Verilog到上板一次讲透

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FPGA初学者最容易踩的40个坑：从Verilog到上板一次讲透

Enclustra瑞苏盈科 • 2026-10-23 20:01 • 192次阅读

刚开始学FPGA的时候，很多人都有一个错觉：只要把Verilog学会，再把Vivado或者Quartus用熟，FPGA基本就入门了。

代码能综合，不代表逻辑没问题；仿真能跑，不代表上板一定正常；波形看起来没问题，也不代表时序就能收敛。

比如一个if没写完整，综合器给你推了个Latch；一个跨时钟域信号直接连过去，仿真可能一切正常，上板之后却开始“随机抽风”；为了降频随手拿逻辑做了个分频时钟，最后整个设计的时序约束都变得一团糟。

所以，FPGA入门真正需要掌握的，不只是40个知识点，更是这40个知识点背后的工程思维。

下面这40个坑，基本覆盖了从数字电路、Verilog，到仿真、时序、FPGA架构，再到真正上板开发的全过程。

Verilog只是描述硬件的语言。如果不知道自己描述出来的东西最终是什么电路，后面遇到问题很容易两眼一抹黑。

如果二进制、十六进制之间还需要拿计算器转换，调试效率会非常低。

另外，BCD码也要知道它是怎么回事，尤其是做显示、计时器之类的设计时。

后面的FSM、Pipeline、FIFO，本质上都能从这里一路追过去。

所以不要小看这个东西。很多时候，FPGA频率上不去，问题就藏在一大堆选择逻辑里面。

初学者真正容易踩的是——你可能没打算写Latch，却让综合器给你推出来了。

理解半加器、全加器之后，再去理解Carry Chain、DSP等资源，会顺很多。

Verilog看起来有变量、if、case、always，确实很像软件语言。

真正决定是不是寄存器的，不是reg这个关键词，而是：你的RTL代码描述了什么硬件结构。

真正做项目之后你会发现，寄存器映射、协议解析、数据拼接，天天都在干这个。

你只需要知道：我现在是在描述连线、组合逻辑，还是描述一个时序过程？写代码的时候脑子里有这个判断，已经够用了。

需要注意的是，组合逻辑中的条件如果没有覆盖完整，很容易推断出Latch。

Testbench的作用很简单：给你的设计制造输入，然后观察输出。

一个计数器写一个Testbench，一个FSM写一个Testbench。

所以看到Testbench里的#10，不要和真实硬件延时混为一谈。

项目越复杂，越应该学会利用自动化检查，而不是盯着波形一点一点找。

所以：RTL Simulation Pass，不等于工程完成。

较大的Buffer、FIFO、数据缓存，则通常考虑BRAM等专用存储资源。

千万别一上来看到一个数组，就想当然地认为：“反正综合器会自动处理。”

如果前面的东西是“把电路做出来”，那么时序就是：让这个电路稳定地跑起来。

不要一个模块posedge，一个模块negedge，最后自己把自己绕进去。

always @(posedge clk or negedge rst_n)

而是要考虑整个系统：复位从哪里来？什么时候拉低？什么时候释放？跨不跨时钟域？

协议控制、UART、SPI、I²C、数据处理，都可以看到FSM的影子。

它的好处不是“老师要求这么写”，而是结构比较清楚，调试起来舒服。

当然，实际工程中也有人使用两段式甚至其他写法，重点还是：状态、组合逻辑、时序逻辑边界要清楚。

比如模10计数：0 → 1 → 2 → ... → 9 → 0

因为一下就能把：CDC、计数器、FSM、边沿检测，这些知识串起来。

PLL、FIFO、RAM、DDR、PCIe、Ethernet……

把这40个知识点全部学完，并不意味着你已经成为FPGA工程师。

更实际的方式是——学一个，写一个；写一个，仿真一个；仿真通过，再上板。

等你真正经历过几次：“仿真没问题 → 上板不工作 → 查波形 → 查约束 → 查时序 → 查CDC → 最后发现是自己代码写错了”

因为FPGA工程最有意思、也最折磨人的地方就在这里：你最终面对的不是Verilog代码，而是一块真的在跑的硬件。

真正的能力，是知道自己写下的每一行RTL，最后会变成什么样的电路，以及它为什么能——或者为什么不能——在真实芯片里稳定跑起来。

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