PCIe Gen5 端点设计：从 AXI 到链路训练

1. 架构分层：先看清三张图

PCIe 协议栈分三层：Transaction（事务层）负责 TLP 组装与流量控制；Data Link（数据链路层）负责可靠传输、ACK/重传；Physical（物理层）负责编码（128b/130b）、均衡与链路训练。端点设计的起点是把这三层的职责与 FPGA 内部资源（GT 收发器、DMA、AXI 桥）对应起来。

2. AXI 桥接：把 AXI 世界翻译成 TLP 世界

AXI4/AXI-Stream 到 PCIe TLP 的映射是数据通路设计的核心：地址空间映射（BAR 空间 ↔ 主机地址）、DMA 引擎（描述符队列、多通道搬运）、TLP 打包（MRd/MWr/Cpl 的格式与对齐）。常见坑：读写超时处理、标签（Tag）复用与完成报文乱序。

3. 链路训练（LTSSM）：Gen5 速率的难点

32GT/s 下的链路训练涉及发送端均衡（TX EQ）与接收端均衡（RX EQ）的协商、时钟恢复（CDR）与链路宽度降级策略。调试时要会用协议分析仪抓 Training Sequences，判断是均衡不足还是参考时钟偏差。

4. 信号完整性：32GT/s 的物理世界

这个速率下，过孔、连接器、走线损耗都会显著影响眼图。工程要点：选择低损耗板材、控制过孔残桩、必要时引入 retimer；验证手段包括误码率（BER）测试与眼图扫描。

5. 验证清单

• 协议分析仪抓取 TLP：验证读写语义与 BAR 映射；
• 链路层回环测试：验证数据链路可靠性与重传；
• 压力测试：带宽跑满 + 中断风暴 + 热插拔场景。